翻译自-Semi工程

半导体工艺进入14nm/16nm工艺后，最常提到的就是FinFET，它的出现满足了7nm到14nm工艺制造的要求。但进入更小的5nm甚至3nm后，FinFET工艺已经很难满足半导体芯片的制造要求，业界也在研究新一代晶体管。

正因如此，几大晶圆厂都在加速市场上的5nm工艺，但现在客户不得不决定是围绕当前的晶体管类型设计自己的下一个芯片，还是转移到3nm及以上的不同芯片。

这个决定包括将当前的FinFET扩展到3纳米，或者在3纳米甚至2纳米节点上实施一种称为GAA FET的新技术。由FinFET演变而来的环绕栅极可以提供更好的性能，但这些新晶体管制造困难且价格昂贵，移植过程可能会很困难。但从积极的方面来看，行业正在开发全新的蚀刻、图案化等技术，这些技术将为这些节点铺平道路。

这些GAA FET的交货时间由主要的晶圆厂决定。三星和TSMC都在使用FinFET生产7纳米工艺。他们将在今年晚些时候使用FinFET量产5nm工艺，并在5nm左右推出各种半节点产品。这将提高速度和力量。

然而，三星计划在明年或2022年的某个时候推出3纳米工艺的GAA晶体管，称为纳米片FET。同时，TSMC计划首先在3纳米工艺中引入FinFET。据分析师和设备供应商称，TSMC将在3纳米或2纳米的后期阶段推出全栅GAA。

就新技术而言，台湾省知识产权专家社区创始人曲建中介绍，场效应晶体管(FET)是最基本的电子元器件，也是数字信号的最小单位。FET代表0或1，在计算机中是个位数。电子进出，一个门极开关控制电子导通代表1，不导通代表0。科学家们已经在硅片上制作出了这种芯片。

“工艺节点”代表了浇口的“平均长度”，它会随着工艺技术的进步而减小。当晶体管缩小到14nm以下，原有的工艺已经无法满足14nm产品的需求，于是胡正明教授的“FinFET”应运而生。然而，当晶体管低于5纳米时，出现了“环绕栅场效应晶体管”。

然而，TSMC仍在评估其3纳米工艺计划，TSMC将很快披露其3纳米计划，这可能会随时发生变化。然而，TSMC将FinFET扩展到3纳米的举动是合乎逻辑的。转向新的晶体管可能会对客户造成潜在的干扰。然而，最终FinFET将失去其优势，TSMC别无选择，只能转向全能栅极。

其他公司也在开发先进的工艺。英特尔正在加紧10nm和7nm的研发。(英特尔的10纳米工艺类似于晶圆厂的7纳米工艺。)与此同时，SMIC正在开发10纳米/7纳米工艺，以改进16纳米/12纳米FinFET。

所有先进工艺都很贵，不是所有芯片都需要3nm或者其他先进工艺。事实上，不断上涨的成本促使许多人探索其他选择。另一种获得扩展的方法是将高级芯片放入封装中，一些公司正在为此开发高级封装类型。

平面晶体管、场效应晶体管、纳米芯片场效应晶体管。

规模化真的结束了吗？

芯片由晶体管、节点和互连组成。作为晶体管器件的开关，如今，先进芯片中的晶体管多达350亿个。

互连线位于晶体管的顶部，由细小的铜线组成，将电信号从一个晶体管传输到另一个晶体管。且晶体管互连线通过称为中性线(MOL)层连接。中间层使用一系列微小的接触结构来连接独立的晶体管和互连。

集成电路传统的扩展设计方法是降低各个工艺节点的晶体管规格，封装在单个芯片上。

正因如此，芯片制造商每18到24个月就会推出一种新技术，其晶体管密度更高。每个进程都有一个数字节点名。最初，节点名称与晶体管栅极长度有关。

在每个节点上，芯片制造商将晶体管的规格提高了0.7倍，在相同功率下性能提高了40%，面积减少了50%。因此，芯片的规模化使得新的电子产品具有更多的功能。

当芯片制造商沿着不同的工艺节点移动时，这个公式起作用。然而，在20nm，出现了一个巨大的转折点，2D传统的平面晶体管失去了它的功率。自2011年以来，芯片制造商转向FinFET，这是一种类似3D的结构，性能更好，泄漏更低，使他们能够扩展自己的设备。

但FinFET的制造成本较高，导致工艺研发成本飙升。所以现在一个完整节点的节奏已经从18个月延长到30个月甚至更长。

在高级节点，英特尔跟风将晶体管尺寸缩小0.7x，但在16nm和14nm，其他人开始脱离传统方法，放宽金属间距。"以前，节点名的使用与指定的金属间距有关."“在某些时候，我们开始偏离间距，更多地关注下一个节点和特征尺寸。”

此时，节点名称变得模糊，不再与任何晶体管规格相关联。Gartner分析师塞缪尔·王(Samuel Wang)表示:“node的定义越来越具有误导性，毫无意义。比如5 nm到3 nm之间，没有一个单一的几何结构实际上是5nm或者3nm。此外，供应商之间的流程通用性也大大降低。同一个节点，TSMC和三星表现不一样，当然和英特尔也不一样。”

高级节点的扩展速度也在放缓。根据IC知识和TEL研究，一般情况下，7nm代工工艺多晶硅CPP与金属线的距离为56nm至57nm和40nm。在5nm时，CPP约为45nm-50nm，金属间距为26nm。CPP是一个关键的晶体管测量单位，用于测量源极和漏极触点之间的距离。据悉，三星近期也高调推出5nm，预计2020年上半年量产。与7纳米相比，三星的5纳米FinFET技术速度快25%，功耗低20%，性能高10%。

此外，性价比优势不再遵循同一条曲线，这促使许多人怀疑摩尔定律是否已经走到尽头。

其实摩尔定律并不是真正的定律，而是一种观察，成为一种自我实现的预言，推动着半导体行业前进。随着多重模式和EUV成本的增加，摩尔定律的经济方面开始衰落。布鲁尔技术公司的高级技术专家道格拉斯·格雷罗(Douglas Guerrero)表示:“计算能力的提升将出现在新的设计和架构中，但它不具有可扩展性。这意味着未来的芯片将提高计算能力，但成本不一定会以过去的速度下降。”

对于缩放，它不会完全消失。人工智能、服务器和智能手机正在推动对先进节点上更快芯片的需求。D2S首席执行官Aki Fujimura表示，一些人仍然认为，除了新颖的应用程序之外，世界上没有任何方法可以处理更快的计算。“今天，对于物联网来说，低成本、足够好的性能和集成胜过更多更高的计算密度。但我们需要更快的晶体管来制造效率更高、功耗更低、晶体管更多的芯片。”

显然，并不是所有的需求都需要高级节点，因为成熟技术芯片的需求是旺盛的。联华电子联席总裁王凯峰:“这些新产品包括5G智能手机中使用的射频IC和有机发光二极管驱动芯片，以及为计算和固态驱动器应用设计的电源管理芯片。”

扩展FinFET

同时，在芯片扩展方面，芯片制造商多年来一直遵循相同的工艺路线，采用相同的晶体管类型。2011年，英特尔转向22纳米FinFET，随后是16/14纳米晶圆厂。

在FinFET中，电流的控制是通过在鳍的三面安装栅极来实现的。FinFET有两到四个鳍。每个鳍都有不同的宽度、高度和形状。

英特尔第一代FinFET在22nm时的尾节距为60nm，尾高为34nm。然后，在14纳米，英特尔的FinFET的鳍间距和高度都是42纳米。

因此，英特尔将鳍片做得更高更薄，以适应FinFET的规模。林大学的项目主任Nerissa Draeger在他的博客中解释说:“FinFET缩放缩小了横向尺寸，以增加单位面积的器件密度，同时增加鳍的高度，作为提高器件性能的一种方法。”

在10nm/7nm工艺中，芯片制造商采用了相同的方法来扩展FinFET。2018年，TSMC推出了首款7纳米工艺FinFET芯片，三星紧随其后。与此同时，英特尔去年发布了10nm芯片，之后他们数次推迟发布。

到2020年，晶圆行业的竞争将更加激烈。三星和TSMC正在增加5纳米工艺和各种半节点工艺。NM正在开发中。

但是记住，所有的过程都是昂贵的。根据IBS的数据，设计3nm产品的成本约为5亿至15亿美元，其工艺开发成本约为40亿至50亿美元，而建造一条生产线的运营成本约为150亿至200亿美元。IBS的琼斯说:“基于相同的成熟度，3纳米晶体管的成本预计将比5纳米晶体管高出20%至25%。“与5nm FinFET相比，预期性能提高15%，功耗降低25%。

与7nm相比，三星的5nm FinFET技术提供了高达25%的逻辑面积，降低了20%的功耗，并可以提高10%的性能。

TSMC高级技术总监Geoffrey Yeap在最近的IEDM会议上的一篇论文中说:相比之下，TSMC的5纳米FinFET工艺“在相同功率下提供了15%的速度提升，而7纳米节点的逻辑密度在相同功率下降低了30%。”

芯片厂商在7nm工艺和5nm工艺上大做文章。为了最终确定芯片的关键特性，两家公司已经从传统的193纳米光刻技术过渡到EUV光刻技术。因为EUV的波长是13.5纳米，这个过程被简化了。

EUV无法解决芯片扩张的所有挑战。应用材料公司pattern technology总经理Regina Freed在博客中说:“解决这些挑战需要多种技术，这些技术超出了可扩展性的范围，包括使用新材料、新的嵌入式非易失性存储器和先进的逻辑架构、新的沉积和蚀刻方法，以及封装和芯片设计创新。”

与此同时，三星和TSMC正在准备他们的3纳米工艺。过去，芯片制造商遵循同样的道路，但根据今天的路线图，3纳米是供应商分道扬镳的地方。

Garner的王说:“3纳米可能有几种不同的选择，如FinFET和surround gate，它们为客户提供了成本、密度、功率和性能的不同组合，以满足他们的特殊需求。”"

如前所述，三星将推出3纳米纳米片FET。TSMC也在开发这种芯片，并计划将FinFET扩展到下一代。“TSMC将在2021年第三季度推出3纳米制程芯片，”IBS的Jones表示。" TSMC的环绕之门将于2022年或2023年左右推出."

这是代工客户必须权衡各种成本和技术的地方。扩展FinFET似乎是更安全的方式。“许多客户认为TSMC是一个低风险的供应商。”

但是，周围的门在某种程度上提供了更多的性能。琼斯说，“与3纳米FinFET相比，3纳米环绕栅的阈值电压更低，可能会降低15%至20%的功耗。”"但性能差异可能低于8%，因为摩尔和BEOL是相同的."

但需要注意的是，后段制程(BEOL)和MOL是先进芯片的瓶颈。接触电阻是模塑中一个问题。

BEOL是具有若干层的导电金属线，不同层的金属线通过柱状金属连接。每个节点的互连变得更紧密，导致芯片中的阻容(RC)延迟。FinFET和surround gate是不同的晶体管类型，但它们很可能采用类似的3nm铜互连方案。RC延迟对两个晶体管都是一个问题。

还有其他挑战。当鳍宽度达到5nm时，FinFET将失去功率。5纳米/3纳米FinFET正在突破这些限制。

此外，3nm FinFET可以由一个鳍组成，而其他节点可以具有两个或更多个鳍。Imec CMOS设备技术总监Naoto Horiguchi:“单个鳍片在处理时必须有足够的灵活性。为了将FinFET扩展到N3，我们需要一种特殊的技术来增强单鳍功率和/或降低后端寄生效应。”

将FinFET延伸到3nm的一种方法是将锗材料移动到P沟道。具有高迁移率沟道的3纳米FinFET将提供性能改进，但存在一些集成挑战。