翻译自-Semi工程

在上一篇文章中，我们介绍了与3纳米技术研发相关的问题，以及从2D转向3D FinFET架构的优势。本文将带您了解3纳米新技术。

纳米片场效应晶体管

我们不得不面对FinFET将停止扩张的事实，这促使芯片制造商转向新的晶体管，即纳米片FET或相关类型。

片式FET的发展势头始于2017年，当时三星推出了3nm的多桥沟道FET (MBCFET)。MBCFET是一种纳米片FET，通过用纳米片代替纳米线周围的栅极，可以实现更大的单堆电流。今年晚些时候将开始风险生产，预计2022年完成量产。

台积电也在研究纳米片。纳米片FET是一种门型通用晶体管。纳米片在5纳米FinFET上提供中等放大，但纳米片有更多优势。

Sheetfet基本上是一个侧面有栅极的FinFET。纳米片由几个单独的水平片或片垂直堆叠而成。

栅极围绕每个薄片以形成栅极型通用晶体管。理论上，由于电流控制是在结构的四个侧面进行的，纳米片FET提供了更好的性能和更少的泄漏。

最初，纳米片大约有四片。Imec的Horiguchi说:“典型的纳米片宽12到16纳米，厚5纳米。”

以上是纳米片和FinFET的区别。FinFET量化了有限的鳍片，这给设计者带来了一些限制。“纳米片的优势在于它可以有不同的宽度。根据设计者的需要，每个装置可以具有不同的宽度。这给了设计者一些自由。他们可以找到最佳位置，以获得更好的绩效和动力。”

例如，宽芯片晶体管将有更多的驱动电流。窄片可以使更小的器件产生更小的驱动电流。

纳米片与纳米线相关。Sheetfet的沟道更宽，意味着器件的性能更强，驱动电流更大。这也是nanosheet在市场上越来越受欢迎的原因。

这就是纳米片FET能获得更大功率的原因。但在3nm左右，这项技术和FinFET仍然面临一些挑战。TSMC副主任金彩在IEDM的一次演讲中解释说:“FinFET在一定比例的栅长范围内面临鳍宽和鳍形的量子控制；纳米片面临着n/p不平衡、底板的有效性、内部间距、栅极长度控制和器件覆盖率等问题。”

鉴于这些挑战，纳米片FET需要时间来升级。当然也需要新材料的支撑。

在简单的工艺流程中，纳米片FET首先在衬底上形成超晶格结构。外延工具在衬底上沉积硅锗(SiGe)和硅的交替层。至少，堆叠应该由三层硅和三层硅组成。

然后，通过构图和蚀刻在超晶格结构中形成垂直鳍。超晶格结构和鳍的形成需要精确的横向控制。

接下来是更困难的一步——内部音程的形成。首先，超晶格结构中SiGe层的外层是凹陷的。这就产生了一个充满电介质材料的小空室。台积电金彩表示:“这需要内部隔离物来降低从栅极到源极/漏极的电容。”"内部区间过程控制至关重要."

IBM TEL和IBM TEL最近推出了一种新的蚀刻技术，用于内部隔离物和通道释放工艺。这涉及到各向同性SiGe干法刻蚀技术，比例为150:1。

这项技术使得精确的内部间距成为可能。IBM研发经理Nicolas Loubet在论文中解释说:“SiGe的压痕需要牺牲SiGe层的高度选择性横向‘盲’蚀刻。

在形成源/漏电极之后，通过蚀刻工艺去除超晶格结构中的SiGe层。剩下的是硅基层或薄片，它构成了通道。

钾/金属栅极材料沉积在该结构中。最后，MOL和铜被互连以形成纳米片。

这是对这一复杂过程的简单描述。然而，与任何新技术一样，纳米板可能容易出现缺陷。这就要求工厂有更多的检验和测量步骤。

KLA过程控制解决方案负责人切特·鲁诺:“就像我们之前进行的架构转型一样，我们已经看到了纳米片检测和计量方面的新挑战。”“在检测方面，纳米片的内部间隔和释放可以产生许多新的掩埋缺陷模式。在计量方面，集成电路制造商需要精确测量单个纳米板，而不仅仅是每个叠层的平均值，以帮助降低工艺可变性。”

此外，它需要新的技术。例如，Imec和应用材料公司最近发表了一篇关于扫描扩散阻力显微镜(s-SSRM)的论文。在SSRM，一把小小的手术刀切开了建筑的一小部分。

更多选择

在RD方面，Imec正在开发更先进的门级全能形式，如CFET和forksheet FET，目标是2nm及以上。

到那时，集成电路的扩展对大多数人来说可能过于昂贵，尤其是考虑到功耗和性能增益的降低。这就是高级包装越来越有吸引力的原因。与其把所有的芯片功能都塞在同一个芯片上，不如把这个设备拆分成更小的芯片，集成到一个高级的封装里。

日月光业务发展高级副总裁里奇·赖斯(Rich Rice)表示，“这当然取决于应用。”“我们肯定会看到更多这样的活动，即使是在亚微米深的节点。很多公司都在关注。”

此外，还有几种不同的封装选项，如2.5D、3D-IC、小芯片和扇出。

结论

可以肯定的是，并不是所有的节点都需要高级节点。但是苹果、海思、英特尔、三星和高通需要先进的技术来开发更先进的产品。

消费者想要最新、最好、性能更好的系统是可以理解的。但最大的问题是，未来的技术能否以合适的成本带来真正的收益。

延伸阅读-全新GAA技术，5nm时代的基石

摩尔定律诞生后，半导体技术的发展，性能的提升，普及的速度，几乎都与技术有关。没有好的技术，半导体行业很难快速前进。然而最近随着技术的飞速进步，技术难度越来越大，人们发现传统工艺已经不能满足7nm以下工艺的要求。幸运的是，科学家们通过艰苦的研发带来了FinFET之后全新的GAA工艺，希望延长现有半导体技术路线的寿命，进一步推动产品的发展。

FinFET逐渐失效

半导体工艺进入32nm以下节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律将逐渐失去作用，量子效应将逐渐成为制造工艺进步的障碍。为此，科学家和工程师在过去几年里发明了各种增强技术，以应对持续小型化所带来的不确定性。诸如高K、特殊金属、SOI、FinFET、EUV等技术此起彼伏，最终将半导体工艺的典型尺寸推向7nm时代甚至5nm时代。但是，如果人们想向更小的流程节点前进，就会遇到更多的麻烦。

目前半导体制造的主流技术往往采用“鳍式晶体管”，即FinFET技术，成功延续了22nm以下几代半导体技术的发展。从技术发展的角度来看，平面晶体管尺寸缩小到22nm后，漏电流将很难控制。这是因为势垒隧道效应导致电流泄漏。

所谓势垒隧穿效应，是指虽然源极和漏极被绝缘物隔开，不能导通，但绝缘层越来越薄后，源极和漏极之间的距离越来越近。最终，当两者过于接近时，施加一点电压，电子会以概率方式穿透绝缘层到达另一端，从而带来漏电流和功耗问题。解决问题的方法是FinFET，即漏极和源极“竖立”，栅极垂直构造，形成经典的FinFET“鳍”结构。这种经典的结构不仅很大程度上加厚了绝缘层，解决了平面晶体管的隧穿效应，为栅极带来了更多的有效接触面，减少了电流阻断和发热。

从22nm时代开始，FinFET就成为各个厂商用来缩小晶体管尺寸的法宝。然而，再好的法宝也有失效的一天。随着晶体管规模向5nm甚至3nm方向发展，FinFET本身的尺寸已经缩小到了极限。无论鳍距、短沟道效应、漏电、材料限制，晶体管制造都岌岌可危，连物理结构都无法完成。

一个典型的例子是，5nm之后，FinFET几乎达到了物理极限，其不断增加的深宽比(为避免短沟道效应，鳍的宽度应小于栅长的0.7倍)将使鳍在自身材料的内应力下难以保持直立的形状，特别是引入能量更高的EUV工艺后，这种情况将变得更加严重，甚至光子在如此小的尺度上也会表现出量子效应，带来大量的曝光。另外，过小的浇口距离会带来不可控的情况。

以Intel工艺为例，14nm工艺的栅间距为70nm，10nm工艺的栅间距为54nm。随着工艺的发展，栅极间距正在缩小。IMEC模拟显示，在现有的FinFET技术下，栅极间距的极限是42nm。当工艺达到5nm甚至3nm时，栅间距会缩小。当小于42nm时，骄傲的FinFET就不会继续使用了。

当FinFET在5nm以下的技术节点，包括3nm和1.5nm都出现各种问题，甚至完全失效的时候，人们应该如何做出晶体管密度更高，单个晶体管典型尺寸更小的芯片？

▲对比一下英特尔的10nm和14nm工艺。请注意，10纳米工艺的栅极距离减少到54纳米。

▲英特尔10nm fin对比14nm。注意长宽比。

在今年5月的三星代工论坛(Samsung Foundry Forum)论坛上，韩国半导体巨头公布了他们的工艺路线图。根据三星的计划，其首次采用EUV光刻(极紫外光刻)的7nm LPP(Low Power Plus)工艺技术将于今年下半年投产。关键IP正在开发中，明年上半年完成；7nm之后就是它的5nm LPE(低功耗早期)，可以实现更大面积的电路缩放和更低的功耗；之后将迎来4nm LPE/LPP工艺，这也是三星最后一次应用高度成熟且经过行业验证的FinFET立体晶体管技术。

三星路线图

在3nm，三星计划推出Gate-All-Around(简称GAA)，即环绕栅极。与当前finfet的三栅极设计相比，这种重新设计底部结构的晶体管可以克服当前技术的物理和性能限制，增强栅极控制，并大大提高性能。日前在IEDM，三星代工业务负责人表示，三星已经完成了3nm工艺技术的性能验证，正在进一步完善工艺，目标是2020年量产。

环绕栅极(GAA)有时被称为横向纳米线场效应晶体管。这是一个被栅极包围的FinFet。根据专家的意见，GAA晶体管可以提供比FinFet更好的静电特性，可以满足某些栅极宽度的要求。这主要体现在相同尺寸结构下，GAA沟道控制能力增强，因此有可能进一步缩小尺寸。传统Finfet的沟道只是三面被栅极包围，而GAA以纳米线沟道设计为例。沟道的整个外轮廓被栅极完全包裹，这意味着栅极对沟道的控制性能更好。

从平面晶体管到GAA的演变

三星研究人员将他们的3纳米CMOS技术称为全环栅(GAA)晶体管多桥沟道(MBC)架构。根据介绍，这种由水平纳米片层构成的沟道被栅极结构完全包围。

三星声称这项技术具有高度的可制造性。因为它利用了公司现有FinFET制造技术的90%左右，所以只需要少量的修改光掩模。他们用它来构建一个全功能的高密度SRAM宏。他们表示，这种工艺具有出色的栅极可控性(65 mV/dec亚阈值摆幅)，比该公司的FinFET技术高出31%，并且由于纳米片的沟道宽度可以通过直接构图来改变，因此为设计提供了灵活性。