4月21日，美国，应用材料公司举办“新微缩之旅”大师班。在此期间，我们重点讨论了芯片制造商正在寻求两种互补的方式来提高未来几年的晶体管密度。一种是延续摩尔定律的传统二维小型化，即利用EUV光刻和材料工程制造更小的特征。另一种是利用设计技术协同优化(DTCO)和三维技巧，巧妙优化逻辑单元布局，在不改变光刻栅间距的情况下，增加密度。在这个博客里，我们精选了英文博客原文摘要，一起回顾了这个硕士课程的技术精髓。回顾2D小型化的发展众所周知，传统的摩尔定律2D小型化定义了芯片行业半个多世纪的技术发展路线图。在2000年左右的Dennard微型时代，我们每两年将晶体管尺寸缩小50%。我们减少了用来控制晶体管开关状态的栅极，，其长度定义了节点: 90nm，65nm等。我们缩小了氧化物栅极，因此芯片制造商享受到了性能、功耗和面积成本(或PPAC)的同步改善。回过头来看，这些进步来之不易！从2000年到2010年，栅极长度和氧化物栅极缩放达到了极限:我们可以图案化更小的特征，但这并非没有物理问题，例如栅极泄漏和接触电阻，这将抵消面积成本降低带来的性能和功率优势。于是我们过渡到了“等效小型化”，栅长还是30纳米左右，物理氧化物栅的小型化已经陷入停滞。节点名称不再与实际大小相关联。相反，我们使用材料工程工艺，如应变硅和高k金属栅极。这样，即使“面积和成本(AC)”的提升变慢，我们仍然可以保持“性能和功率(PP)”的收益。2010年后，三维FinFET架构诞生，上一层楼梯就既做PP又做AC。当光刻技术停留在193纳米时，材料工程也发挥了作用-将单程图案化限制在大约80纳米的间距。双图案化和四图案化分别使小型化能力进一步达到40 nm和20 nm间距。理解EUV(极紫外光)-让构图更简单，却让布线更复杂发展到5nm的节点，EUV技术应运而生，实现了25nm栅间距的构图。然而，为了使EUV更加实用，需要新的材料工程技术。例如，在EUV分辨率的极限水平，使用传统的阻挡层加填充方法很难用金属填充晶体管接触通孔。因为留给金属布线的面积太小，而且也导致接触电阻的指数级增加。同时，“集成材料解决方案”可以实现选择性接触沉积，有助于消除阻挡层，同时也产生更宽的接触点，电阻更低。小型化的新方法及其挑战1。进一步缩小EUV的方法有什么新的方法可以进一步缩小尺寸吗？答案是肯定的，有以下两种方式:连续内部微缩——即传统二维摩尔定律的延续。那就是使用EUV光刻和材料工程来制造更小的特征。摩尔定律使得3 nm节点的逻辑密度增加了一半左右。

2. EUV微缩面临的材料工程新挑战

使用EUV技术生成光子难度极大且成本高昂。因此，我们要让EUV光刻使用的光子数量仅为深紫外刻蚀的十分之一。此外，我们用EUV刻蚀的图形（比如交替的线条和间隔）就会细很多。这样一来，EUV光刻胶的厚度也会大大缩减，我们便能用更少的光子开发光掩模图形，而且这还有助于防止细图形坍塌黏连。

在4月21日的大师课上，我们探讨了使用EUV进而延续芯片的微缩。前提是我们能同时解决材料工程和量测方法的六大关键问题，如下所示：

 问题一：纠正EUV光刻胶的随机误差

 问题二：降低EUV图形化成本

 问题三：提高EUV图形镀膜的精度

 问题四：在刻蚀晶圆之前确保光刻胶图形的保真度

 问题五：解决“边缘布局错误”

 问题六：使用大数据和人工智能加快进展

深入了解以上6个问题请查看应用材料公司4月14日的博客内容

使用技术协同优化（DTCO）和环绕栅极（GAA）晶体管

如上所言，在3纳米节点，50%的逻辑密度改进来自“内在微缩”，即传统的二维微缩。而另外50%则来自“DTCO”，即设计技术协同优化。“内在微缩”已经为行业服务了50多年，而最近出现的DTCO则有助于弥补传统摩尔定律微缩的放缓。DTCO为我们带来了缩小逻辑单元、增加密度和改善面积成本的最新方法。

1. 认识DTCO

DTCO 指的是巧妙改变逻辑单元元件的布局，从而在不更改光刻栅距的情况下实现晶体管的进一步微缩。如今已有数种DTCO技巧用于芯片设计。例如，在隔离单个逻辑单元时，设计人员用单扩散替代了双扩散，从而实现了明显的微缩效果。设计师们还将每个晶体管的鳍片数量从三个减至两个，这称为“减鳍”（fin depopulation）处理。同样，设计人员也在努力实现“栅极上触点”（contact over gate），也就是将晶体管的电接触从侧面移到顶部。

在4月21日的大师课上，我们介绍了一项新涌现的创新成果——环绕栅极晶体管（详情请点击此处）。它利用了DTCO概念提升逻辑密度，同时改善芯片性能和功率。

2. 认识环绕栅极晶体管

2010年，FinFET的问世标志着芯片设计从平面二维晶体管转向三维晶体管。而环绕栅极（GAA）晶体管则将成为继FinFET之后芯片业最重大的设计转变之一。

将GAA描述成“DTCO的一种形式”可能显得不合常情，但它的确符合DTCO的定义：GAA是通过巧妙重排晶体管元件，在同等光刻栅距下实现高于FinFET的逻辑密度。值得庆幸的是，伴随GAA而来的还有材料工程创新，这些创新成果将大大改善功率和性能。如下我们将逐一介绍GAA的面积节约效果、探讨外延生长和选择性刻蚀的更多用处，并解释“集成材料解决方案（Integrated Materials Solutions）”如何令GAA晶体管占用更小的空间、发挥更大的作用。

概念上讲，GAA就像是把FinFET晶体管旋转90度。栅极环绕在各沟道的全部四周——与只能从三面包围沟道的FinFET相比又更上一个台阶。DTCO的优点是逻辑单元在X和Y方向上都会缩小。设计师可以在保持性能不变的情况下大幅降低面积成本。不过，他们也许更有可能采取另一种做法：加宽纳米片，以增加驱动电流，从而将性能提高多达25%，同时将密度增加25%左右。

外延生长和选择性刻蚀对GAA功率和性能有至关重要的影响

从制造角度来看，GAA借用了许多成熟的FinFET制造工艺。然而，关键区别在于如何确定并控制沟道的宽度和均匀性。对于FinFET，沟道宽度由光刻和刻蚀决定，且往往存在易变性，这会降低晶体管性能。对于GAA，沟道宽度由更精确的外延生长和选择性刻蚀来定义，这能实现更高的沟道均匀性和晶体管性能。

GAA采用两种外延生长。快速的“全外延生长”（blanket epitaxy）用于沉积交替的硅层和硅锗层，以形成纳米片形结构。随后，慢速的“选择性外延生长”（selective epitaxy）用来将应力工程设计应用于纳米片形结构，以优化晶体管性能。最后，选择性刻蚀用于去除硅锗层——这些硅锗层是“牺牲层”，仅用于辅助形成晶体管电子导通的沟道。

集成材料解决方案：缩小氧化栅极和高K值金属栅极新方法

沟道需要经过进一步设计，以提升晶体管性能。我们需要沉积一个栅极氧化层，从全部四周包围沟道。氧化栅极越薄，驱动电流就越高（这能优化开关性能），漏电流也越低，从而减少功率浪费和发热。事实上，氧化栅极微缩已停滞多年，这方面的突破对芯片制造商来说无疑是好消息。

接下来还要以高K值金属栅极堆叠来包围氧化栅极，高K值金属栅极堆叠负责控制晶体管开关状态。设计这种栅极极其困难，因为GAA沟道之间的间距通常只有10纳米，远小于FinFET的沟道间距。金属栅极堆叠的宽度需要经过专门设计，以针对具体的终端市场，从电池供电移动设备到高性能服务器等等，优化芯片功率和性能。业界需要一种能在极小的空间内实现阈值调谐的解决方案。

应用材料公司已经准备好了覆盖范围最广泛的GAA制造产品线，包含涉及外延生长、原子层沉积和选择性刻蚀的全新生产步骤，以及两项全新的用于制造理想GAA氧化栅极和金属栅极的集成材料解决方案（Integrated Materials Solutions™）。

更多思考：我们还能把晶体管和芯片缩小到什么程度？

回顾4月21日的“全新微缩之旅”大师课详细介绍了两种微缩方法：用EUV推进传统的摩尔定律二维微缩，以及采用DTCO技巧（如“GAA晶体管”）。有了EUV，微缩面临的挑战已不在于图形化，而是在于电阻随晶体管触点和布线的不断缩小而呈指数增长。在美国时间5月26日的“大师课”上，我们还将继续探讨这些挑战，并一起了解背面配电网络和异构集成。