在过去几年的发展中，改变的是如何将更高的晶体管预算变成更好的芯片和系统。在21世纪初的Dennard Scaling时代，不断缩小的晶体管促进了芯片功耗、性能和面积成本(或PPAC)的同步提升。设计师可以提高单核CPU的时钟速度，以加快现有软件应用的性能，同时保持合理的功耗和热量。当单核芯片无法在不产生过多热量的情况下被推至更高速度时，Dennard缩放就结束了。因此，功率(下图中的橙色线)和频率(下图中的绿色线)都停止了。新建筑设计人员使用越来越多的晶体管来添加 CPU 内核（上图中黑色部分）和并行化的软件应用程序，以使计算工作负载能够跨更多内核划分。最终，并行性达到了 Amdahl 扩展的极限（上图蓝色），业界使用越来越多的晶体管来整合 GPU 和 TPU，这些 GPU 和 TPU 继续随着核心数量的增加而扩展，从而加速了 3D 图形和机器学习算法等工作负载。今天，我们正处于一个以新架构为特征的时代——性能来自内核和加速器，由增加的晶体管预算和更大的芯片尺寸推动。但正如我将在本博客后面解释的那样，新的限制正在迅速接近。

EUV来了，现在怎么办？

EUV的出现使制造商能够使用一次曝光以25纳米的间距印刷特征，从而简化了图案化。不幸的是，让芯片布线变小并不能让它变得更好。EUV的电阻挑战存在于最小的晶体管接触、通孔和互连中，这正是材料工程需要创新的地方。芯片中最小的导线是为晶体管的栅极、源极和漏极供电的触点。将接触晶体管连接到周围的互连线，互连线由金属线和过孔组成，允许电源和信号路由到晶体管并贯穿整个芯片。为了创建布线，我们在电介质材料中蚀刻沟槽，然后使用金属叠层沉积布线，该金属叠层通常包括阻挡层以防止金属与电介质混合；粘合促进衬里层；用于促进金属填充的种子层；晶体管触点由诸如钨或钴的金属制成，互连线由铜制成。不幸的是，阻挡层和衬垫不能很好地扩展，并且随着我们使用EUV来减少沟槽图案，阻挡层和衬垫占据的空的比率增加，而用于布线的可用空空间减少。布线越小，电阻越高。利用反向分布网络改善逻辑扩展

晶体管由线网络供电，线网络通过芯片的所有金属层将电压从片外电压调节器传输到每个逻辑单元。在芯片的12层或更多层金属层的每一层中，布线电阻将降低电源电压。电源网络的设计裕度可以承受稳压器和晶体管之间10%的压降。使用EUV来进一步延伸线路和过孔将导致更高的电阻和布线拥塞。因此，如果我们不经历高达50%的压降，我们可能无法使用现有的功率传输技术延伸到3nm以上，从而导致严重的晶体管可靠性问题。在每个逻辑单元内，电源线(也称为“走线”)需要具有一定的尺寸，以便为晶体管开关提供足够的电压。它们不能像晶体管结构和信号线等其他逻辑单元组件那样进行扩展。因此，电源轨现在比其他元件宽大约三倍，这构成了逻辑密度扩展的主要障碍。解决方案是一个简单而优雅的想法:既然逻辑晶片是地球上最有价值的不动产——现在每英亩的成本接近10亿美元——为什么不把所有的电源线都搬到背面的空不动产上呢？晶圆，从而解决逻辑单元的压降和缩放问题——并显著提高价值？“背部电源网络”将绕过芯片的12层或更多布线层，以将电压降降低多达7倍。在相同的光刻间距下，从逻辑单元移除电源轨可以将逻辑密度缩放高达30%，相当于两代EUV缩放。公开资料显示，现在芯片厂商正在评估三种不同的背部电源架构，每种架构都有设计上的权衡。一些方法将更容易制造，而其他更复杂的方法可以最大化面积。异构集成推动芯片和系统级的PPACt

随着晶体管数量继续呈指数增长，而 2D 缩放速度减慢，芯片尺寸正在增加，并推高了“光罩限制”，即 858mm 2是可以印刷在晶圆上的最大掩模图案。当摩尔定律运行良好时，设计人员可以在该空间中放置大量高性能 PC 和服务器芯片，或少量极高性能服务器芯片。今天，服务器、GPU 甚至 PC 芯片的设计者想要的晶体管数量超过了标线片区域所能容纳的数量。这迫使并加速了行业向使用先进封装技术的异构设计和集成的过渡。从概念上讲，如果两个芯片可以使用它们的后端互连线连接，那么异构芯片可以作为一个芯片执行，从而克服标线限制。事实上，这个概念是存在的：它被称为混合键合，现在它正在领先芯片制造商的路线图中出现。一个有前途的例子是将大型 SRAM 高速缓存芯片与 CPU 芯片结合，以同时克服标线限制、加快开发时间、提高性能、减小芯片尺寸、提高产量和降低成本。SRAM 缓存可以使用旧的、折旧的制造节点来构建，以进一步降低成本。此外，使用先进的基板和封装技术，例如硅通孔，设计人员可以引入其他无法很好扩展的技术，例如 DRAM 和闪存、模拟等等。