据外媒eetimes报道，TSMC早些时候与几家媒体分享了其流程路线图。据他们所说，TSMC将在2025年推出使用纳米芯片晶体管的2纳米工艺。展望未来，代工厂正在评估CFET和其他工艺技术，将其作为纳米片的“继承者”。据TSMC商业发展副总裁张凯龙称，CFET是一个选项，仍处于研发阶段，所以他不能提供任何时间表。TSMC的技术路线图显示，他们正在研究的新材料包括二硫化钨等。张凯龙指出，这种材料提供了更好的导电性和更节能的计算。与此同时，他补充说，TSMC仍在评估碳纳米管，一种可以更有效地移动电子的材料。张凯龙还指出，3纳米将是一个很长的节点。这个节点上会有很多需求。而那些对计算能效要求更高的客户，可以率先转向2nm。“3纳米和2纳米将会重叠并共存很长一段时间，”张凯龙说。3 nm后晶体管的选择最近有几家晶圆厂宣布，其3nm或2 nm逻辑芯片的量产技术将从主流的FinFET工艺转向纳米片晶体管架构。在本文中，imec将回顾纳米芯片晶体管的早期发展，并展望其新一代架构，包括forksheet和互补场效应晶体管(CFET)。业界从来不急于采用全新的晶体管架构进行量产，因为这会带来复杂的新情况和投资成本。但最近，三星、英特尔、TSMC和IBM等公司的公开声明显示，我们正面临制造技术的关键转折点。从2022年或2023年开始，这些大型半导体制造商将逐渐从长期采用的FinFET工艺转向，将纳米片形式的晶体管架构引入3 nm或2 nm逻辑芯片的生产规划中。本文将解释推动这一历史性转折点的主要因素，并介绍不同代的纳米级架构，包括纳米级、叉片和互补场效应晶体管(CFET)。同时，将评估这些架构在CMOS小型化制程中的个别竞争优势，并讨论关键制程步骤。从FinFET向纳米片工艺过渡的思考
为了进一步小型化CMOS逻辑元件，半导体工业投入了大量的努力来不断减小逻辑标准单元的尺寸。降低标准单元的高度是一种惯例。该值定义为每标准单位的导线(或走线)数量与金属层间距的乘积。图1:逻辑标准单元布局示意图:接触多晶硅栅间距；CPP)、鳍间距(鳍间距；FP)、金属层间距(金属间距；；MP)和标准单元格高度。通过减少轨道的数量，可以缩短标准单元的高度。就FinFET架构而言，新一代设计是通过减少鳍片数量来实现小型化，从三片鳍片减少到两片鳍片，分别形成7.5轨和6轨标准单元。以6轨的设计为例，就是说每个标准单元的高度可以容纳6根金属线。然而，如果在尺寸保持不变的情况下减少鳍片的数量，则驱动电流将减小，可变性将增加。所以为了弥补这些性能损失，鳍的构型会加长，最终可以实现5轨单鳍的设计。图2:为了进一步小型化标准单元，FinFET架构必须减少鳍片的数量。新一代设计的鳍片配置会更长、更薄、更紧密，驱动电流会相应降低，可变性增加。但是进一步提高单鳍5轨FinFET器件的驱动电流是极其困难的，接下来就轮到纳米芯片架构了。通过垂直堆叠多个单鳍标准单元的纳米级导电沟道可以形成更宽的有效沟道宽度。这样，纳米板可以提供比相同尺寸的鳍片更高的驱动电流，这是CMOS器件持续小型化的关键优势。此外，纳米片架构还提供了调节沟道宽度的灵活性，这使得设计更加自由。也就是说，设计者可以选择不增加驱动电流，而是进一步减小元件尺寸和电容:采用窄沟道设计通常可以降低层间寄生电容。与FinFET相比，纳米晶片的另一个显著特征是采用了“全方位栅极”;GAA)”结构。在这种结构中，导电沟道被高介电常数材料或金属栅极完全包围，因此即使沟道被缩短，栅极仍能表现出较好的沟道控制能力。关键流程模块如同过去从平面MOSFET转移至FinFET的过渡时期，目前从FinFET转移到纳米片结构时，也要面对全新的制程整合挑战。幸运的是，纳米片可以视为FinFET的自然演变，所以很多为了优化与开发FinFET制程的模块，都能沿用至纳米片制程。这也促使业界更容易接受这套新架构。尽管如此，imec指出，FinFET与纳米片制程仍有四大关键差异，需要特别研发创新技术。首先，为了建构通道的轮廓，纳米片结构会利用硅（Si）与硅锗（SiGe）进行多层的磊晶成长。由于使用了不同的成长材料，还产生了相应的晶隔不匹配问题，致使传统的CMOS制程不再适用。在采用多层架构的堆栈中，硅锗是牺牲层，在除去替代金属闸极（replacement metal gate；RMG）并释出通道的步骤中会被移除。接着，整个堆栈会进行图形化，制成高深宽比的鳍片，因此如何确保纳米片的构形就是个挑战。imec在2017年国际电子元件会议（IEDM）上就提出了一套关键的优化方案，采用低热预算的浅沟槽隔离（shallow trench isolation）制程来导入一层衬垫层（liner），结果可以有效抑制氧化诱发的鳍片变形现象。这也强化了对纳米片的材形控制，进而提升元件性能，包含DC与AC效能，前者指的是增加驱动电流，后者则是在相同功率下加快开关速度。采用新型纳米片制程的首个应用案例是环形振荡电路，其AC效能的升级成功反应在更短的闸极延迟上。纳米片结构与FinFET的第二个差别，是需要导入一层内衬层，也就是透过增加一层介电层来隔离闸极与源／汲极，进而降低电容。在这个制程步骤中，硅锗层的外部会在进行横向蚀刻后形成凹陷，随后，这些小孔洞会以介电材料填充。而整合内衬层就是纳米片制程中最复杂的步骤，对蚀刻技术要求严格，需要高选择比与准确的侧向控制。这项挑战受到各地研究团队的关注，包含imec在内都在着手解决。第三个差异在于纳米片制程包含了释出通道的步骤，纳米片在这之后会相互分离。方法是利用蚀刻移除硅锗层，过程中需要高度选择性，才能把少量的锗留在纳米片之间，并降低硅材的表面粗糙度。此外，为了避免这些微型化纳米片相吸附着，还必须控制静摩擦力。imec对不同的蚀刻方法进行了基础研究，包含干式与湿式制程，目前成果已能大力协助解决上述问题。最后一点是替代金属闸极的整合，包含在纳米片周围与彼此间的间隙内沉积金属，并进行图形化。imec在2018年指出，为了缩短纳米片之间的垂直间距，导入具备功函数调变范围的金属材料至关重要。imec团队也展示相关成果，把纳米片的垂直间距从13nm缩短为7nm，结果AC效能提升了10%，可见微缩替代金属闸极的重要性。图三 : 针对垂直堆栈的环绕闸极纳米片进行优化：（左）材行控制，（右）垂直间隙缩减。
叉叉电影处女作
要提升纳米片的DC效能，最快速有效的方法是增加通道的有效宽度。然而，在一般的纳米片架构下，实现这点并不容易。主要问题是，n型与p型MOSFET之间必须保留大范围的间隙，因此，当标准单元的高度经过微缩，容纳更宽的有效通道就会越来越难，而且n-p间隙在金属图形化时还会变小。叉型片能够解决n-p间隙的问题。该架构由imec提出，首次亮相是在其2017年国际电子元件会议（IEDM）发表的SRAM微缩研究，在2019年会议发表的研究中则作为逻辑标准单元的微缩解决方案。叉型片制程实现了缩短n-p间隙的目标，在闸极图形化前，先在n型与p型元件之间导入一层介电墙，图形化的硬光罩就能在该介电墙上进行，相较之下，纳米片制程则将其置于闸极通道底部。导入介电墙能大幅紧缩n型与p型元件之间的距离，通道的有效宽度随之增加，同时提升驱动电流，也就是DC效能。此外，n-p间距微缩除了可以达成通道有效宽度的最大化，还能选择用来减少标准单元的轨道数，从5轨降至4轨。这就需要开发后段与中段制程的创新技术，采用全新的微缩加速器，例如埋入式电源轨（buried power rail）与自对准闸极接点（self-aligned gate contact）。根据模拟结果，叉型片的AC效能还有可能胜过纳米片，增加10%。对此，imec团队也提出解释，由于闸极与汲极之间的重叠区域缩小，米勒电容或寄生电容也会降低，进而提升元件的开关速度，这也可能有助于制造出更高效节能的元件。从制程的观点来看，叉型片源自于纳米片，是进阶的改良版本，主要差异包含导入介电墙、改良内衬层与源／汲极的磊晶成长、进一步微缩替代金属闸极。imec在2021年国际超大型集成电路技术研讨会（VLSI）首度展示了以300mm纳米片制程整合的场效型元件，并公开其电气数据。其中，该元件在仅仅17nm的n-p间距内，成功整合了双功函数的金属闸极，显现采用叉型片架构的最大优势。不过叉型片架构还有静电力的问题。纳米片最受关注的特点，就是其四面环绕的闸极架构，藉此可以大幅提升对通道的静电控制能力，但叉型片却似退了一步，改成三面闸极架构。尽管如此，imec在上述实验中将纳米片与叉型片共同整合在同片晶圆上，结果发现，叉型片在闸极长度为20nm的情况下，展现了可与纳米片媲美的短通道控制能力（SS SAT＝66-68mV）。图四 : 整合于同片晶圆的纳米片与叉型片之穿透式电子显微镜（TEM）影像。其中，叉型片的n-p间距只有17nm，并成功整合了双功函数的金属闸极。纳米芯片系列长跑运动员:CFET建筑
若要实现有效通道宽度的最大化，互补式场效晶体管（Complementary FET；CFET）是个可行的架构，以垂直堆栈n型与p型元件。也就是说，n-p间距转成垂直方向，所以不需考量标准单元的高度限制。而垂直堆栈元件后释出的新空间除了可以进一步延伸通道宽度，还能用来缩减轨道数至4轨以下。模拟结果显示，CFET架构能助益未来的逻辑元件或SRAM持续微缩。其通道的构形可以是n型或p型的鳍片，或是n型或p型的纳米片。最终，CFET架构会是纳米片系列中最完善的架构，成为CMOS元件的最佳选择。图五 : CMOS元件架构的演变流程，先后依序为FinFET、纳米片、叉型片与CFET。CFET架构因为必须垂直堆栈nMOS与pMOS，制程会更复杂。现有两种垂直整合方案，分为单片式（monolithic）与序列式（sequential），各有优劣。对此，imec开发了相关的制程模块与整合方案，并量化这些制程在功耗、性能和尺寸方面的各自表现，并评估其技术难度。图六 : 采用单片式制程的CFET元件之穿透式电子显微镜（TEM）影像：（左）元件顶部（右）元件底部。制造单片CFET的第一步是底部沟道的外延生长，然后是中间牺牲层的沉积，最后是顶部沟道的生长。如果要采用纳米片结构，从底部到顶部的沟道可以由硅鳍或硅或硅锗的多层堆叠制成。无论上面选择哪种配置，器件垂直堆叠后都会形成超高纵横比的结构。因此，接下来的构图步骤，包括鳍片、栅极、衬垫层和源极/漏极接触，将面临严峻的挑战。例如，集成替换金属栅极的步骤特别复杂，因为N型和P型器件需要具有不同功函数的金属材料。在2020年国际超大规模集成电路研讨会上，imec通过使用优化的工艺模块，首次展示了具有单片CFET架构的集成元件。串行CFET:通道可以混合材料，但晶圆传送困难。
顺序CFET过程包括多个模块。首先，从底部到触点制造器件，然后通过电介质到电介质晶片键合技术覆盖未构图的半导体层，最后，集成顶部器件并连接上栅极和下栅极。整个过程在中后台完成。就集成难度而言，串联型比单片型容易，因为底部和顶部组件可以遵循传统的“平面结构”分别制造。顺序工艺具有另一个优点，即，它为N型和P型器件提供了集成不同沟道材料的灵活性，从而提高了器件性能。比如nMOS是硅做的，pMOS是硅锗或者锗做的，甚至还引入了二硫化钨(WS2)这样的二维材料。但是，这些新流程也带来了一些具体的挑战，需要单独开发。第一个挑战与晶片之间的结合有关，即介电材料的氧化层的厚度。如果设计太厚，交流效率会下降，这也与imec在2020年国际VLSI研讨会上的陈述结果一致。相反，如果氧化层太薄，可能会造成接头缺陷和更多的孔洞。Imec通过平衡这两种方法开发了一种薄氧化层的零孔焊接工艺。第二个问题是当采用晶片转移工艺时必须考虑的热预算约束。顶部组件工艺的温度必须降低到500℃左右，以避免损坏底部组件。然而，在一些工艺步骤中，由于栅极叠层的可靠性和激活掺杂剂的需要，温度必须达到900℃。Imec最近提出了一些解决方案来满足这两者的需求。首先，imec团队开发了两种新的方法来确保低温环境下栅极堆叠的可靠性。一方面通过低温氢等离子体工艺钝化氧化硅介质层中的缺陷，另一方面在硅沟道和二氧化铪栅之间引入界面偶极子，抵消介质材料缺陷态和电子导带之间的能隙。此外，imec还开发了一种创新的外延生长工艺，可以在低温下高度激活nMOS和pMOS器件的掺杂剂。无论是单片或顺序CFET，imec将继续研究优化的集成模块和流程，以提供行业内最佳的解决方案。本文列举了纳米芯片系列架构的竞争优势和技术挑战，以延续CMOS逻辑元件的小型化进程。每种新一代架构，包括纳米片、叉片和CFET，都有自己的优势。有些通过优化通道的有效宽度来提高性能，有些进一步降低标准单元的高度，或者两者兼而有之。就工艺发展而言，从FinFET到纳米芯片架构的过渡是逐渐演进的结果，但不同的纳米芯片架构必须面对不同的集成挑战，imec将继续探索和评估解决方案。
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