摘要

从低密度后通孔TSV硅3D集成技术到高密度引线键合或3D VSLI CoolCubeTM解决方案，研究人员发现了许多开发新产品的机会。本文综述了当前新兴的硅3D集成技术，并讨论了图像传感器、光子器件、MEMS、宽I/O存储器和具有先进逻辑电路布局的硅中间层。围绕3D平台的性能评估，重点介绍了硅3D封装面临的主要挑战和技术进展。

硅的3D应用机会

从最初为图像传感器设计的硅2.5D集成技术[1]到复杂的高密度和高性能3D系统，硅3D集成是除了在同一芯片上集成所有功能的片上系统(SoC)之外支持各种类型应用的另一种解决方案，可用于创建更具成本效益的系统。3D硅集成技术的主要优势:缩短互连长度，减少R.C乘积，允许先进的片上系统(SoC)垂直划分功能，进一步减小系统尺寸和形状因子[2]。

在首批3D产品中，业界认为内存层叠方案可以提高DRAM/逻辑控制器的容量/带宽，适用于高性能计算系统、图形处理器、服务器和微服务器(图1)。

图1:连接到逻辑控制器的DRAM混合内存堆栈模块(HMC)(来源:Micron)。

梅的混合内存模块(HMC)[3]和海力士的宽带内存(HBM)[4]开始进入量产阶段。这两种解决方案都与硅内插器相连，面向高性能计算(HPC)应用。

2012年，Xilinx提出了在硅内插器中制造现场可编程门阵列(FPGA)的概念[5]。这项技术首次采用了CoWoS集成流程[6]，引起了供应链的巨大变革。后来，两个28纳米FPGA和两个65纳米混合信号芯片堆叠在65纳米中介层上[7]。

对服务器高带宽和低功耗的进一步需求，催生了传输速率高达每通道25 Gb/s的硅光子器件平台(图2)，该平台将CMOS/BiCMOS和光子功能分离[8]，以及硅光学夹层集成技术[9]。

图2左:通过3D层压技术将BiCMOS器件安装在光子器件上的光学封装测试芯片；右图:RX 25/28Gbps下芯片的电眼测量

研究人员认为，在逻辑层上堆叠存储层可以大大降低内存和处理器之间的接口功耗。堆叠在逻辑层的宽I/O DRAM(图3)的能效是LPDDR方案的4倍，未来几年传输速率将达到50gb/s[10]。

图3:65纳米逻辑层上的宽IO内存。顶层/底层具有1250个TSV互连和1000个倒装芯片铜柱(底部/BGA)。

为了给高性能计算或电信应用提供高带宽性能，研究人员设计了一种基于异步3D片上网络架构的高级逻辑层压方案，采用3D封装方法层压两个相同逻辑管芯的正面和背面，证明了可扩展同构3D层压方法的技术优势。3D集成方案的逻辑芯片采用CMOS 65nm制造工艺，使用纵横比为1:8的TSV中间过孔和40μm间距的铜柱连接芯片(图4)。

图4:使用逻辑芯片堆叠方法的异步片上网络3D架构

在2.5D TSV被引入CMOS图像传感器之后(图5)，3D集成技术从2013年开始进入智能手机和平板电脑[11-12]。目前，市场上有许多不同的竞争层压技术，数字处理层可以布局在硅基板上，而不是像素阵列电路。通过功能划分和工艺优化，图像传感器的尺寸变得更加紧凑(图6)。

图5:晶圆级相机的2.5D后过孔方法。

图6:索尼图像传感器[11]采用直接键合+TSV的晶圆级层压方案(来源:系统加咨询)。

图7:博世使用TSV 3D技术将3轴加速度计集成到ASIC中(来源:Yole Developpement)。

3D技术挑战

3D集成的广泛应用证明了TSV等先进技术节点的基础模块技术已经成熟(图8)。现在，RD的重点已经转移到市场需求驱动的新挑战:包装应变管理；通过提高散热效率来提升系统性能；提高芯片之间的互连密度。

图8: 6X55M28FD SOI via中间集成TEM图，对测试载流子成品率无影响，已通过TDDB、EMG、TC测试。

对于大型硅内插器，热机械应变是一个需要考虑的难题。需要解决硅光子变化和HBM/CPU集成封装的问题。层间热膨胀系数(CTE)的不匹配会导致芯片翘曲[13]。根据裸芯片曲率对温度的敏感性，研究人员开发了应变监测和翘曲补偿策略。通过综合使用阴影莫尔干涉仪(图9)、地应力传感器和有限元建模(FEM)方法，创建了电介质层特征模型。(图10) [14]

对于MEMS来说，小型化是除了成本和性能之外的另一个差异化因素。自2007年以来，技术发展趋势是开发3D异构MEMS功能，包括通过TSV连接IC(图7)。

图9:使用阴影莫尔干涉仪测量80 μm硅中间层在室温下的翘曲，测量结果显示出球形非线性翘曲。

图10:夹层的机械应力场模拟(左)和8个负应变传感器的放置(右)。

由TSV积分引起的局部应变由X射线衍射表征(图11)。同步辐射源纳米聚焦X射线衍射测量图突出了TSV周围应变的2D平面分布，并证明了应变分布与三维有限元模拟有关。

图11:通过纳米聚焦X射线束衍射方法测量的TSV周围应变的2D平面空之间的应变分布。稀释的样品在室温和原位退火下测量。

热量管理是影响3D性能的行业主要关注的问题。精确的FEM模型[15]和在TSV 3D电路上校准的紧凑热模型有利于改进设计过程[16]。研究人员评估了具有高热导率的散热器材料，这种材料可以提高封装的散热性能[17]，容忍更大的耗散功耗，并显著降低潜在的局部热点效应(图12)。高性能冷却技术已被证明具有嵌入式微流体的特性[18](图13

图12:用于3D电路的无源热沉的评估:铜热沉和用于顶部管芯(300mW热点)的热解石墨片(PGS)热沉之间的原位温度测量的比较。

顶部模具上的60个微通道，深度为125米，宽度为75米，H2O/乙二醇混合物，流速为0.75±0.75 cm3/s，温度> 450℃，无散热器。

图13，左)在具有密集热点的封闭Wioming 3D回路上的微流体冷却技术(2000 W /cm)。右图)硅中蚀刻的微通道和鳍状引脚的SEM图像

增加互连密度:混合引线键合工艺是微凸点技术的一种有前途的替代方法，或者它可以取代用于芯片互连的TSV直接氧化键合方法(图14)。

图14:互连间距随着新技术解决方案和机会的出现而发展和变化。

混合键合工艺允许在后处理中以低间距进行面对面层压，但也给集成和设计优化带来了新的挑战。

CEA-Leti [19]发布了集成背光(BSI)和控制逻辑单元的圆片级混合键合封装，证明了低间距(5m至24 m)焊盘的对准精度在400nm以下，采用了2×6金属层0.13 m双镶嵌工艺(图15)。

图15:混合键合封装的SEM图像(俯视图和3D视图),包括BSI成像器结构+逻辑的所有金属层。

为了避免未结合区域，必须优化焊盘设计和表面抛光工艺。雕刻精度优于250纳米的高性能对准系统[20]可实现最小7米的高密度间距(图16)。

研究人员在附加热应变实验后，进行了粘接界面完整性表征实验和EDX分析。在氧化层中没有发现铜扩散现象(图17)。

图17:EDX混合结合界面的特征。实验表明，没有铜通过界面扩散(在焊盘未对准的情况下)。

一份关于混合键合技术的电学特性实验和初步可靠性的研究报告[21]证明，在300mm叠层晶片上成品率达到100%，30k菊花链时接口电阻偏差低。蓄热循环实验结果(图18)显示，技术成熟的图像传感器混合键合工艺实现了低电阻偏差(小于0.5%)(ST内部数据将公布)。

图18:混合结合可靠性的实验结果。热循环(左)和蓄热(右)测试的电阻偏差小于0.5%。

直接键合趋势:研究人员可能会提出更先进的解决方案，例如3D VLSI CoolCubeTM集成[22]，它利用独特的过孔技术，连接密度超过百万/平方毫米，可以垂直堆叠多层芯片，为异构集成(高度小型化的像素、CMOS和NEMS混合架构、III-V/Ge材料)和设计灵活性带来新的机遇，特别适合线长小型化或神经形态学。

底层FET工艺

硅、FINFET、FDSOI…

标准流程

钨/二氧化硅金丝

直接键合顶部有源器件

SOI+回蚀或SmartCutTM工艺

支持各种衬底、材料和对准。

低热预算顶部FET

通过SPER或纳秒激光回火激活掺杂。

外延层

低热预算和低k垫圈

三维接触实现和后处理

3D通孔=在氧化层上制作标准W形孔

和低k金线。

图19-Coolcubetm的原理

结论

3D硅集成现在已经成为现实，是一种高性能的半导体集成创新解决方案，可以取代标准的摩尔定律，由于光刻技术的巨大投资，未来十年难以保持经济效益。选择3D集成背后的动机是性能、带宽、复杂性、互连密度、系统小型化、最终成本和价值链。管理、热机械应变、连接密度等问题都已解决。随着直接混合键合精度的提高，行业可能会提出创新的集成方法来取代现有的芯片层压解决方案，简化产品价值链，并开发具有功能分区和高密度互连的高性能器件。