在过去的50年中，IC制造商主要遵循摩尔定律，这意味着固定面积的晶体管数量每两年翻一番，这不断促进半导体工艺的小型化。最重要的关键技术是定义晶体管特征尺寸的小型化技术。随着工艺小型化的不断推进，代表晶体管尺寸的光刻技术节点不断缩小，从80年代的微米级缩小到2004年后的纳米级，甚至到了2020年TSMC、三星引入量产的5纳米。微型技术节点的推广主要遵循全球主要集成电路制造协会共同制定的国际半导体技术路线图(ITRS)。2004年进入90nm节点后，面对持续小型化的技术挑战和成本压力，ITRS参与成员即主要IC厂商相继退出先进工艺RD，从2001年的19家逐渐减少到2016年的5家:TSMC、英特尔、三星、GlobalFoundries和UMC。中国大陆SMIC紧随其后，建立了半导体专业代工产业生态。芯片规格不再由IC制造商主导，而是由ITRS主导，该公司也于2017年退休，被国际组件和系统路线图(IRDS)取代，后者更专注于新的系统要求。随着UMC和GlobalFoundries分别在2017年和2018年宣布放弃7 nm以下工艺的研发，全球先进半导体工艺最终聚焦TSMC、英特尔和三星。在先进制程技术的开发上，英特尔早年处于绝对领先地位，技术超越TSMC和三星一代。然而，在2014年进入14纳米工艺后，英特尔的下一代10纳米技术节点RD陷入瓶颈，而TSMC和三星则趁机迎头赶上，2018年推出7纳米量产工艺，2020年推出5纳米量产工艺。虽然英特尔在2019年推出了10 nm量产工艺，但已经落后于TSMC和三星一年左右，并影响了自制高端芯片的产能和竞争力。为了遏制高端芯片市场份额的下滑，在积极投入下一个技术节点的研发的同时，英特尔也不得不慎重评估委托TSMC或三星完成部分芯片制造的方案。在晶体管结构选择上，目前TSMC、英特尔、三星都采用FinFET结构，而下一代晶体管结构就是所谓的环绕栅(GAA)结构。通过增加栅极接触面积，可以提高晶体管导电沟道的控制能力，从而降低工作电压和漏电流，有效降低芯片工作功耗和工作温度。技术领先的TSMC预计将在3nm节点继续采用FinFET结构，并计划在2nm节点引入GAA结构。然而，落后的三星和英特尔选择在下一个技术节点引入GAA结构(三星在3nm，英特尔在5nm)，试图利用GAA结构的优势提高芯片的效率，以应对与TSMC的竞争。三星甚至计划在2021年提前引入3nm GAA量产工艺，在技术节点上再次突破。为了实现芯片计算效率的不断提高，摩尔定律要求每两年固定面积的晶体管数量要增加一倍。但随着技术节点的进步，光刻技术、匹配薄膜、刻蚀的挑战和研发成本不断上升，摩尔定律在50多年后已经面临极限。以TSMC和三星为例，各个技术节点的小型化都未能达到晶体管数量翻倍的目标，必须采用新的方法来增加晶体管的密度。根据IRDS的规划，2021 ~ 2022年后，FinFET结构将被GAA结构取代，先进的半导体工艺将进入2 nm工艺的节点。但之后工艺小型化的难度和成本将难以承受，取而代之的是在相同的技术节点上开发新的晶体管结构。主流的技术发展方向是通过堆叠来增加晶体管的数量和密度。下一步是通过调整晶体管上方的金属互连结构，并压缩互连空以形成更密集的电路交错堆叠，来减小逻辑单元的总面积。预计未来10年，晶体管和互连堆叠技术将是半导体工艺研发的主要方向，这需要集成电路设计、工艺、材料、封装、工艺设备等所有相关技术的密切配合。摩尔定律面临极限。硅晶体管，主要是金属氧化物半导体场效应晶体管(MOSFET)，在2nm工艺节点之后，已经面临技术和成本的双重瓶颈。诸如晶体管和互连的3D堆叠设计的新芯片结构已经被确立为下一个十年的发展重点。面对芯片计算效率提升的需求，IC厂商必须持续投入研发，除了现有制程技术的提升，新结构、新材料或新元件物理的开发将是新的竞争焦点。