翻译自-新电子

摩尔定律不能再用了吗？其实要看哪方面了。

斯坦福大学电子工程教授Philip Wong和来自麻省理工学院、TSMC和加州大学伯克利分校的同事写了一篇关于硅缩放进展的论文。指出技术人员不仅要注意晶体管间距的缩放面积，还要注意每个连续节点的有效密度。

再看其他因素，芯片制造业正在回归基础。在1975年国际电子设备大会(IEDM)的一次演讲中，英特尔公司的首席执行官戈登·摩尔决定在两年内将设备的密度定期增加一倍。在此之前，这个行业一直以较快的速度发展，每年翻一番。到1975年，摩尔已经看到进步的速度在下降。

摩尔认为，二维几何缩放只是以同样的成本实现双重功能的一部分。他认为是相当一部分，但肯定不是全部。他预测，芯片尺寸的显著增加和电路设计的改进将满足其余的要求。然而，当时的晶圆厂刚刚开始利用IBM研究员罗伯特·登纳德(Robert Dennard)指出的规模因素:更小、更紧凑的晶体管不仅可以实现成本改善，还可以实现能源改善。

20世纪80年代向CMOS的过渡加速了这一过程。直到本世纪第一个十年中期，该行业耗尽了丹纳德秤的大部分好处。此后，简单的2D缩放将变得越来越麻烦。

这是近几年SRAM扩容最明显的趋势。从历史上看，SRAM扩展一直是密度改进的良好指南。虽然逻辑上保持了28nm的步伐，但是开始落后了，因为在金属间距和晶体管尺寸不一样的情况下，很难做增量式的提升。

电路的演变

EDA工具供应商Synopsys将在IEDM上进行演示。它将显示在过去几年中对扩展的贡献是如何变化的。

摩尔所谓的“电路智能”又卷土重来了，尽管它与最初的形式不同。这一次，它的名字是设计-技术协同优化(DTCO)。通过让设计人员给出电路布局最合理的工艺变化建议，工艺工程师可以做出更好的权衡。这在SRAM的比例变化上很明显。由于晶圆布局的改变，密度有了明显的跃升。

Wong和Synopsys团队认为，DTCO将是未来10年实现1nm节点的关键因素。但是纯维度标度并没有完全消失。二维缩放的空虽然不大，但是三维缩放潜力很大，不需要像HBM这种内存标准那样堆叠芯片。你可以潜移默化地把它当成3D。

利用垂直尺寸的一种方法是将晶体管转向侧面。这将继续场效应晶体管的发展，从纯平面器件，通过FinFET与顶栅的垂直接触。通过将栅极包裹在晶体管的三个侧面上，鳍为晶体管沟道提供了更强的静电控制。但超过5 nm，就需要一个全栅型FET。实际上，网格的纳米片可以满足这一要求。更好的是，虽然这增加了工艺的复杂性和成本，但你可以通过堆叠纳米片来获得更大的驱动电流，就像FinFET通常使用两个或更多鳍一样。堆叠可以比多鳍结构消耗更少的面积。

对于FinFET，应该是高级晶体管。在每一代新技术中，芯片制造商可以将晶体管规格降低0.7倍，并在器件级实现15%的性能提升、50%的面积增益、40%的功耗降低和35%的成本降低。几年前，为了保持这种微型路径，行业从“老式”平面MOSFET过渡到FinFET晶体管架构。在FinFET中，源极和漏极之间的沟道是鳍状的。栅极围绕这个3D通道，并且从通道的三个侧面控制。这种多栅极结构可以消除短沟道效应，当栅极长度缩短时，短沟道效应会降低晶体管的性能。出色的短沟道控制至关重要，因为它为器件小型化奠定了基础，允许更短的沟道长度和更低的工作电压。

2012年，第一批商用22nm FinFET问世。此后，FinFET架构得到了改进，以提高性能并缩小面积。例如，FinFET的3D特性允许增加鳍的高度，从而在相同的封装面积上获得更高的器件驱动电流。如今，业界正在加紧生产“嵌入式”FinFET的10nm/7nm芯片。在最高级节点的单元级，标准单元的走线高度为6T(这是对单元面积的度量)，每个器件的鳍片数量低至两个。

垂直堆叠的纳米片:进化的一步

然而，预计当FinFET缩小到5nm以下时，它将失效。当栅极长度减小时，FinFET结构又不能提供足够的静电控制。此外，向具有较低轨迹高度的标准单元的演进需要过渡到单鳍器件，并且即使鳍高度进一步增加，单鳍器件也不能提供足够的驱动电流。

然而，随着技术节点的变化，半导体行业并不急于转向其他晶体管架构。一些公司甚至决定在一些节点停留更长时间。但仍有一些应用——如机器学习、大数据分析和数据中心服务器——需要最新的“通用”CMOS解决方案。利用这种通用CMOS解决方案，可以使用同一技术节点中的相同晶体管结构来执行芯片上的所有功能。

这里，垂直堆叠的纳米片晶体管可以用于紧急情况。它们可以被认为是FinFET器件的自然发展。想象一下，将一个FinFET放在它的侧面，然后将其分成独立的水平切片，这些切片形成一个沟道。现在，一扇大门完全包围了通道。与多栅FinFET相比，纳米片的这种全栅特性提供了更好的沟道控制能力。同时，通道横截面在3D体积中更优化的分布优化了单位面积的有效驱动。

纳米片缩放的障碍是需要分离CMOS对的N沟道和P沟道器件。但是Imec去年提出了一个forksheet。这是由一个共同的支柱，与N和P掺杂片叠加在一起。同时，你有一个完整的CMOS反相器内置在一个单一的晶体管结构，节省约30%的面积。

从逻辑单元获取能量会占用有价值的区域。Imec在2018年VLSI研讨会上的提议是将电源走线埋在硅表面。接下来是CFET(纳米片场效应晶体管):nFET和pFET共用一个栅电极作为信号输入端，一个漏电极作为信号输出端，源电极分别接地和供电。器件尺寸可以灵活调整，以满足不同芯片的性能要求。

在即将举行的IEDM上，英特尔工程师将描述他们对基于纳米片的CFET结构的看法。组合晶体管使用外延来构建垂直堆叠的源极-漏极结构，并且其阈值电压针对这两个晶体管分别优化。虽然这项工作中的栅极相对较长，约为30纳米，但英特尔团队希望通过自对准堆叠实现晶片尺寸的显著减小。

根据Synopsys的计算，CFET在SRAM上做了大量工作，尽管它需要一些DTCO。CFET的一个缺点是叠加引入了另一种形式的可变性，但同样，设计调整将有助于解决这个问题。例如，最紧凑的结构不完全依赖于具有全包围栅极结构的晶体管。相反，它包含一个具有三面栅极的伪P沟道晶体管，以获得足够好的写入行为。

主要问题

即使随着晶体管密度的增加，芯片设计的主要问题是金属互连中的寄生电阻和电容。这可能会迫使未来的生产过程从以铜为主要原料转向更稀有的金属，如钌。

英特尔提出了一种基于设计的替代方案，即尽管将电阻和电容一起切割似乎是可取的，但并非所有电路路径都会以相同的方式受益。

单个路径可以受益于单独调谐的电阻和电容。这是为了指导英特尔在所谓的交错互联上的发现。

这种交错方式并不是让每条平行线都一样，而是高低线交替排列，短线排列在较高的绝缘子材料堆上。这降低了线之间的净有效电容。其实高线会被干扰更多，类似的影响会被进一步分离。

Synopsys表示，这些受DTCO启发的设计更加复杂，这将推高晶圆成本:每个节点的平均成本将达到13%。但是有效密度在1 nm节点还是可行的，每个节点每个晶体管成本降低32%还是有可能的。

这不是昨天的摩尔定律，但这个趋势应该会持续十年左右。有多少公司能有这么庞大的业务量来名正言顺，还是另一个问题。