一些代工厂仍在开发基于下一代全能栅极晶体管的新技术，包括更先进的高迁移率版本，但将这些技术投入生产将是困难和昂贵的。英特尔、三星、TSMC和其他公司正在为从今天的FinFET晶体管过渡到3纳米和2纳米节点的新型全栅场效应晶体管(GAA FET)奠定基础，这将于明年或2023年开始。

Gafet将用于3nm以下，性能更好，功耗更低，漏电压更低。虽然GAA FET晶体管被认为是FinFET的演变，并已研究和开发了多年，但任何新的晶体管或材料对芯片行业来说都是一个巨大的项目。芯片制造商一直在尽可能长时间地推迟这一行动，但为了继续小型化晶体管，需要GAA FET。

需要指出的是，虽然都是纳米FET，但是GAA架构有几种类型。基本上纳米片FET的侧面是FinFET，栅极包裹，可以用更低的功耗实现更高的性能。

图1:平面晶体管、FinFET和GAA FET，来源:Lam Research

“GAA技术对于晶体管的持续小型化至关重要。3纳米GAA的关键特性是阈值电压可以达到0.3V，与3纳米FinFET相比，这可以以更低的待机功耗实现更好的开关效果，”IBS首席执行官Handel Jones表示。“3纳米GAA的产品设计成本不会和3纳米FinFET有明显区别。但是GAA的IP认证会是3nm FinFET成本的1.5倍。”

转向任何新的晶体管技术都具有挑战性，纳米芯片FET的推出时间表因工厂而异。例如，三星正在基于FinFET量产7nm和5nm工艺，并计划在2022年至2023年间推出3nm纳米片。与此同时，TSMC将把FinFET扩展到3nm，并将在2024/2025年迁移到2nm纳米芯片FET。英特尔和其他公司也在研究纳米片。

纳米芯片FET包含多个组件，包括一个允许电子流过晶体管的通道。第一个纳米场效应晶体管使用传统的硅基沟道材料，但下一代版本将可能包含高迁移率沟道材料，这将使电子在沟道中移动得更快，并提高器件的性能。

高迁移率沟道并不新鲜，在晶体管中已经使用了很多年。然而，这些材料给纳米片带来了集成挑战，供应商正在采用不同的方法来解决这些问题:

在IEDM(国际电子元件会议)上，英特尔发表了一篇关于由应变SiGe沟道材料制成的纳米级pMOS器件的论文。英特尔使用了所谓的“渠道优先”流程来开发这款设备。

IBM正在使用不同的背沟道工艺开发类似的SiGe纳米片。

其他渠道材料正在开发中。

芯片小型化的挑战

随着技术的发展，能够制造先进节点芯片的公司越来越少。其中一个关键原因是新节点的成本越来越高，TSMC最先进的300毫米晶圆厂耗资200亿美元。

几十年来，IC行业一直遵循摩尔定律，即每18到24个月将晶体管密度增加一倍，以便为芯片添加更多功能。然而，随着新节点成本的增加，速度已经放缓。当初是在20nm的节点上。当时平面晶体管的性能已经发挥到了极致，需要FinFET取而代之。随着GAA FET的推出，摩尔定律可能会进一步放缓。

FinFET对22nm和16/14nm节点改善漏电流有很大帮助。“与平面晶体管相比，鳍片通过栅极在三面接触，可以更好地控制鳍片中形成的沟道，”Lam研究大学的项目负责人Nerissa Draeger说。

7nm以下，静态功耗再次成为严重问题，功耗和性能的优势开始降低。在过去，芯片制造商可以预期在相同的功率下，晶体管规格将减少70%，性能将提高40%，面积将减少50%。现在，15- 20%范围内的性能改善需要更复杂的工艺、新材料和不同的制造设备。

为了降低成本，芯片制造商开始部署比过去更加异构的新架构，他们对最新工艺节点上制造的芯片越来越挑剔。不是所有的芯片都需要FinFET，模拟、射频等器件只需要更成熟的技术，需求还是很旺盛的。

但是数字逻辑芯片还在发展，3nm及以下的晶体管结构还在研发中。最大的问题是，有多少公司会继续为缩小晶体管RD提供资金，如何将这些工艺更成熟的先进节点芯片集成到同一个封装或系统中，以及最终的效果。

UMC商业发展副总裁Walter Ng说:“这实际上是一种晶片经济。在尖端节点，晶圆成本是天文数字，很少有客户和应用能负担得起昂贵的成本。即使对于能够负担得起成本的客户，他们的一些晶圆尺寸也已经超过了最大掩模尺寸，这显然带来了生产挑战。”

成熟节点和高级节点需求量很大。D2S首席执行官Aki Fujimura表示:“芯片行业存在差异。超级计算需求(包括深度学习和其他应用)需要先进的工艺，如3纳米和2纳米。与此同时，物联网和其他高容量低成本的应用将继续使用成熟的技术。”

为什么要用纳米片？

这项尖端技术有几个障碍需要克服。当鳍宽度达到5nm(即3nm节点)时，FinFET接近其物理极限。FET的接触间距(CPP)达到大约45纳米的极限，金属间距为22纳米。CPP是从一个晶体管的栅极触点到相邻晶体管的栅极触点的距离。

一旦FinFET达到极限，芯片厂商就会向3nm/2nm甚至更高的纳米片FET迁移。当然，FinFET仍然适用于16nm/14nm到3nm的芯片，平面晶体管仍然是22nm及以上的主流工艺。

全向门不同于FinFET。“通用栅极或GAA晶体管是一种改进的晶体管结构，其中栅极从所有侧面接触沟道，并进一步小型化，”Lam的Draeger解释说。早期的GAA器件将使用垂直堆叠的纳米片。它们由单独的水平板组成，由门材料包围。与FinFET相比，它提供了改进的沟道控制。"

在纳米芯片FET中，每个芯片构成一个沟道。第一代纳米芯片FET的PFET和nFET器件将是硅基沟道材料。第二代纳米板很可能将高迁移率材料用于pFET，而nFET将继续使用硅。

纳米芯片场效应晶体管由两个或多个芯片组成。最近，Letti展示了一个有7个芯片的nano FET。Leti的高级集成工程师Sylvain Barraud在论文中表示，与通常的两级堆叠纳米板GAA晶体管相比，7片GAA的性能提高了3倍。

从表面上看，3nm FinFET相比纳米片的小型化优势似乎很小。最初，纳米片FET可以具有44 nm的CPP和12nm的栅极长度。

然而，纳米片比FinFET有许多优势。对于FinFET，器件的宽度是确定的。然而，有了纳米晶圆，IC供应商就有能力改变晶体管中晶圆的宽度。例如，具有更宽板的纳米板提供更高的驱动电流和性能。窄纳米片具有更小的驱动电流和占据更小的面积。

IMCMOS技术高级副总裁Sri Samavedam表示，“GAA架构进一步改善了短沟道控制，以减少栅极长度，而堆叠的纳米板提高了单位面积的驱动强度。”

除了技术优势，代工厂也在研发纳米FET，客户很难选择。

根据目前的情况，三星计划在2022/2023年推出全球首款3nm纳米片。“2022年第四季度风险试产有50%的概率。量产的时间有60%的概率是Q2到2023年Q3。”IBS的琼斯说。

使用新的晶体管会带来一些成本和上市时间的风险。考虑到这一点，客户还有其他选择。例如，TSMC计划将FinFET扩展到3纳米，然后使用纳米薄片。

琼斯说:“三星显然是3纳米GAA的领导者，但TSMC也在开发将于2024年至2025年投产的2纳米GAA。TSMC拥有出色的营销技巧，吸引了许多大客户使用其3纳米FinFET技术。”

无论如何，开发5nm/3nm以及更先进工艺芯片的成本是天文数字。因此，客户正在寻找替代品，如先进的包装。

“随着芯片尺寸的缩小，在新节点上使用更小的晶体管变得越来越困难，重点已经转移。例如，先进的封装可以实现更低的功耗和更高的速度。”Subodh Kulkarni，CyberOptics总裁兼首席执行官

纳米片的制造

未来，领先的IC供应商将迁移到纳米薄片等GAA架构，这将面临许多挑战。

“就像从平面到FinFET的过渡一样，从FinFET到GAA的过渡也会很困难。”Lam Research计算产品副总裁大卫·弗里德(David Fried)说。“当转向FinFET时，最大的挑战是优化垂直侧壁上的器件，因此出现了许多表面处理和沉积挑战。现在用GAA必须优化结构底层的设备。表面处理和下沉将变得更具挑战性。”

蚀刻是一种从晶体管结构中去除材料的工艺，现在更具挑战性。“当使用平面结构时，通常很清楚何时需要各向同性(共形)工艺，而不是各向异性(定向)工艺，”Fried说。当使用FinFET时，这变得有点棘手。当使用GAA时，这个问题变得非常困难。有些工艺在某些地方需要各向同性，比如纳米线/片下蚀刻和各向异性。这个过程极具挑战性。"

在工艺流程中，纳米片FET从在衬底上形成超晶格结构开始。外延工具在衬底上沉积交替的SiGe和Si层。堆叠至少三层SiGe和三层硅。

下一步是在超晶格结构中制作微小的垂直鳍。每个纳米片之间是分开的，它们之间留有空的空间。在fab工艺中，通过极紫外(EUV)光刻对鳍进行构图，然后进行蚀刻。

onto Innovation的战略产品营销高级总监斯科特·胡佛(Scott Hoover)表示，“GAA晶体管的性能仅好于其最弱的沟道，因此需要单独测量纳米片尺寸控制。通过超晶格形成鳍需要对硅晶片的厚度、成分和CD进行单独的层控制。”

接下来是更困难的步骤之一——内部隔离物的形成。首先，使用横向蚀刻工艺使超晶格结构中的SiGe层的外部凹陷。这将产生一个小的空空间，其中将填充介电材料。

TEL的技术人员罗伯特·罗伯特·克拉克(Robert Robert Clark)说:“因为蚀刻无法停止，所以很难控制蚀刻内部间隔物凹槽的工艺变化。理想地，只有金属外延层在其穿过侧壁间隔物的地方凹陷，然后外延层被电介质内部间隔物代替。这是一个很关键的5nm凹槽刻蚀，因为它是非线性的，无法停止，难度相当于走线没有网的过程。”

还有其他挑战。“内部间距模块对于定义最终的晶体管功能至关重要，并且该模块的控制对于最小化晶体管可变性至关重要。内部隔离模块可以控制有效栅极长度，并将栅极与源极/漏极外延隔离。”KLA过程控制解决方案总监Andrew Cross表示，“在这个模块中，SiGe将被凹陷，然后内部隔离层将被沉积和凹陷。在内部间隔物形成的每个步骤中，精确控制凹口和最终间隔物凹槽的形状和CD以确保晶体管性能是至关重要的。此外，还需要控制堆栈中的每个通道。”

接下来，形成源极/漏极，然后形成沟道。这需要蚀刻工艺来去除超晶格结构中的SiGe层，留下构成沟道的硅基层或片。

“这一步是将GAA结构彼此分离，这可能会导致具有挑战性的缺陷，如纳米片之间的残留物、纳米片的损坏或纳米片本身相邻的源极/漏极的选择性损坏。”克罗斯说。

挑战不止于此。到 # 39；Schover说，“要形成通道，需要分别控制板高、角腐蚀和通道弯曲。”

在结构中沉积高k/金属栅材料，最后形成铜互连，从而形成纳米片FET。“其他可能改变的模块是设备的底部隔离和用于容纳纳米片的功能金属/层，但这些模块主要取决于行业中已知/开发的工艺。

当然，即使不是全新的模块，实现起来也越来越困难。

高迁移率器件

第一代纳米芯片FET将是硅基沟道。这些纳米片理论上优于FinFET，但事实并非总是如此。

“从FinFET到纳米片，我们已经观察到电子迁移率的显著增加(对于nFET)。问题将是pFET空空穴的迁移率将降低。这是我们需要解决的问题，”IBM设备和单元流程的RD经理Nicolas Loubet在他的演讲中说。

换句话说，芯片制造商需要提高纳米芯片中pFET的性能。因此，供应商正在开发具有改进的p FET的第二代纳米芯片FET。第二代纳米片将继续为nFET提供硅基通道，因为它们可以提供足够的性能。

为了提高pFET，芯片制造商正在研究高迁移率沟道材料。更有优势的材料是SiGe，而III-V材料、锗等材料也在研发中。

英特尔设备工程师Ashish Agrawal在论文中表示，“由于其优异的空空穴迁移率，并考虑到大规模生产的成熟工艺，应变SiGe最近成为了一种很有希望取代硅的pFET沟道。”

为了添加这些材料，芯片制造商在晶圆厂中实施了所谓的应变工程工艺。应变是一种施加到硅上以提高电子迁移率的应力。

应变工程过程并不新鲜。多年来，芯片制造商一直在沟道中使用SiGe合金应力来提高载流子迁移率。IBM高级研究员Shogo Mochizuki表示:“应变工程已经成为CMOS技术的关键技术之一。从90nm节点开始，源漏外延生长会在沟道中产生应变，有助于电子迁移。而且在FinFET中还在用。”

因此，芯片制造商自然会将应变SiGe沟道材料引入下一代GAA晶体管，但也存在一些新的挑战。

“我们建议用沟道SiGe代替沟道硅，这有助于提高迁移率。此外，这种创新技术还有助于超低阈值器件实现优异的可靠性，这是源漏外延基本应变技术无法提供的。”望月说。“使用新型通道材料的纳米片面临的最大挑战是确保材料的均匀性和结构完整性，并确保新型通道材料与工艺兼容。”

最重要的是，有几种方法可以开发SiGe pFET沟道，包括先形成沟道，再形成沟道。

在IEDM，英特尔发表了一篇关于应变弛豫缓冲(SRB)SiGe纳米芯片pMOS器件的论文。纳米片沟道基于压缩应变SiGe和Si0.4Ge0.6的混合物..pMOS器件由5纳米厚的薄片和25纳米长的栅极组成。

通道形成发生在常规纳米板工艺的早期阶段。从很多方面来说，这是SiGe沟道的优先处理。

英特尔的工艺从300毫米的衬底开始，在衬底上生长一层基于SiGe的SRB层。然后，在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交替层。

这将产生形成pFET的SiGe沟道基础的超晶格结构。英特尔的Agrawal表示，“在这项工作中，我们展示了一种嵌入式Si0.7Ge0.3 SRB全局应力源，它可以在Si0.4Ge0.6 pFET纳米片中诱导压缩应变，从而增强空空穴传输。”

SRB的另一个术语是虚拟衬底。传统上，硅衬底决定了在其上沉积或生长的所有外延层的晶格常数。

并且沟道和源极/漏极中应变的性质取决于该层和硅衬底之间晶格常数的相对差异。Agrawal说，“对于SRB或虚拟衬底，我们通过在硅衬底顶部生长一层弛豫的Si 0.7 Ge 0.3缓冲层来改变衬底本身的晶格常数。沉积在缓冲层顶部的所有后续层将相对于Si0.7Ge0.3发生应变..通过改变弛豫Si 0.7形式的衬底晶格常数Ge 0.3缓冲，我们可以实现应变纳米芯片CMOS。”

其他公司采取不同的方法。例如，在IEDM，IBM发表了一篇关于通过后沟道形成工艺具有应变SiGe沟道的纳米pFET的论文。

通过这种方法，IBM的pFET纳米片的峰值空空穴迁移率增加了100%，相应的沟道电阻降低了40%，并且次级电压的斜率保持在70mV/dec以下

图3:具有沿着栅极柱M1外延生长的4 nm厚的Si 0.65 Ge 0.35的堆叠SiGe NSs沟道的横截面STEM图像和EDX元件图。Wsheet = 40nm纳米.来源:IBM

SiGe沟道是在IBM工艺的后半部分而不是在开始部分形成的。“我们认识到在该过程早期开始的SiGe外延生长对于应变是无效的。这也给制造过程带来了复杂性和成本。”IBM的望月说。“利用我们的新技术，可以保留SiGe层中的应变。之所以这样，是因为这种工艺是基于SiGe外延后向方案，对提高性能非常重要。

更具体地说，IBM在通道发布过程之后开发了SiGe通道。释放通道后，对硅纳米片进行水平和垂直修整。然后，被称为SiGe包覆层的SiGe层被选择性地包裹在修整过的硅纳米片周围。Mochizuki说，“最终的结构是具有薄硅纳米片核心的SiGe包覆层。通过将载流子限制在SiGe覆盖层中，可以提高应变SiGe沟道层中的载流子迁移率。”

结论

Gafet面临着几个制造方面的挑战，成本如此之高，以至于不清楚有多少芯片制造商能够负担得起。幸运的是，这不是唯一的选择。先进的封装和新的架构肯定会在当前和未来的设备中发挥更大的作用。

没有一种技术可以满足所有要求。所以，至少现在，这些都是选项。