追溯芯片封装的历史，从整片晶圆上切下单个单元，然后进行后续的封装测试，一直是半导体芯片制造的“规定范式”。然而，随着芯片制造成本的快速增加和消费市场对芯片性能的不断追求，人们开始意识到创新先进封装技术的必要性。

传统封装模式的改革和创新导致了圆片级封装(WLP)的出现。

晶圆级封装技术可以定义为:直接在晶圆上进行大部分或全部的封装和测试程序，然后装上焊球，切割出成品IC单元(如下图所示)。

(来源:长电科技)

与引线键合和倒装芯片封装技术相比，圆片级封装技术可以省去引线键合、外延引脚(如QFP)、基板或引线框架等工序，因此具有封装尺寸小、电气性能好的优点。

封装行业的领导者大多基于晶圆模式量产先进的晶圆级封装产品。他们不仅可以利用现有的晶圆级制造设备完成主要封装工艺的操作，还可以使封装结构和芯片布局的并行设计成为现实，从而显著缩短设计和生产周期，降低整体项目成本。

先进晶圆级封装的主要优势包括:

1.缩短设计和生产周期，降低项目整体成本；

2.实现晶圆级高密度I/O互连，减小线间距；

3.优化电学和热学特性，特别适用于射频/微波、高速信号传输、超低功耗等应用；

4.封装尺寸更小，用料更少，完美兼容轻薄短小、价格优的智能手机和可穿戴产品；

5.实现多功能集成，如系统级封装(SiP)和集成无源器件(IPD)。

需要强调的是，与引线键合封装技术不同，采用晶圆级封装技术实现内部信号路由有多种选择:晶圆凸点技术、重分布层技术、硅内插技术、硅通孔技术等。

先进的晶圆级封装技术主要包括五个要素:

1.晶片凸点技术；

2.扇入晶圆级封装技术；

3.扇出晶圆级封装技术；

4.2.5D晶圆级封装技术(包括IPD)；

5.3D晶圆级封装技术(包括IPD)。

作为芯片封装行业的先行者，随着芯片尺寸和光刻节点的缩小，长电科技正在全面推进晶圆级封装技术各个子领域的技术研发。在晶圆级凸点技术、扇入晶圆级封装技术、扇出晶圆级封装技术、2.5D和3D晶圆级封装技术等领域，长电科技都有足够的集成解决方案。

晶圆凸点，顾名思义，就是在切割晶圆之前，在晶圆的预定位置形成或安装焊球(也叫凸点)。晶圆凸点是实现芯片与PCB或基板互连的关键技术。凸点的材料选择、结构和尺寸设计受许多因素的影响，例如封装尺寸、成本以及电气、机械和散热性能要求。

长电科技在晶圆凸点设计和工艺流程方面有着丰富的经验，涵盖印刷凸点技术、共晶电镀凸点技术、无铅合金和铜柱合金凸点技术等。，并且经过量产验证，适用于8寸(300mm)和12寸(12寸)下图是晶圆凸点的几个典型例子:

(来源:长电科技)

扇入式圆片级封装(FIWLP)技术，业内也称为圆片级芯片级封装(WLCSP)技术，是当今各类圆片级封装技术的主力军。近两年全球扇入晶圆级封装产品出货量一直维持在每年300亿片以上，主要供应手机、智能穿戴等便携式电子产品。

随着便携式电子产品空的缩小、工作频率的提高和功能需求的多样化，芯片的I/O信号接口数量大大增加，凸点间距和球间距的精度要求也越来越严格，因此再分布层(RDL)技术的量产良率越来越受到重视。在此背景下，扇出晶圆级封装(FOWLP)和混合扇入/扇出等高端晶圆级封装技术应运而生。下图显示了FIWLP(左)和FOWLP(右)的典型结构:

(来源:长电科技)

在晶圆级封装工艺中，重分布层(RDL)技术主要用于重新规划(也可以理解为优化)裸片与焊球之间的信号走线和传输路径，从而最大化晶圆级封装产品的信号互连密度和整体柔性。RDL的技术核心简单来说就是在原晶圆上附加一层或多层水平连接来传输信号。

下图显示了典型的码片优先RDL方案。值得注意的是，在这个方案中，有两层介质材料保护其包裹的RDL层(可以理解为应力缓冲)。此外，凸点下金属(UBM)技术也用于帮助接触焊盘支撑焊球、RDL和电介质。

(来源:施普林格)

随着超高密度多芯片模块(MCM)乃至系统级封装(SiP)产品在5G、AI、高性能计算、自动驾驶等领域的普及，2.5D和3D晶圆级封装技术备受设计师青睐。下图为2.5D(左)和3D(右)晶圆级封装技术。

(来源:长电科技)

如上图左图所示，对于2.5D晶圆级封装技术，两个芯片之间的信号互连可以通过重分布层(RDL)或者硅内插器技术来实现。

如上图右图所示，对于3D晶圆级封装技术，CPU、GPU、ASIC、PHY等逻辑和通信芯片的信号互联也可以通过再分布层(RDL)或硅内插器技术实现。然而，3D堆叠高带宽存储器(HBM)芯片和底部逻辑芯片之间的信号互连是通过硅通孔(TSV)技术实现的。当然，如何选择上述互连需要根据实际规格和成本目标具体分析。

无论现在还是未来，随着5G、人工智能、物联网等大技术趋势的奔涌，晶圆级封装技术必将在高密度异构集成的技术竞争中占据一席之地。